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表 13.1 中，XX 代表随意值。Rs 代表源寄存器号，Rd 代表目的寄存器号。在条件转移指令中，@代表当前 PC 的值，offset 是一个 4 位的有符号数，第 3 位是符号位，0 代表正数， 1 代表负数。注意：@不是当前指令的 PC 值，是当前指令的 PC 值加 1。 2．在 Quartus Ⅱ下对硬连线控制器对设计方案进行编程和编译 3．将编译后的硬连线控制器下载到 TEC-8 实验台上的 ISP 器件 EPM7128 中去，使 EPM7128 成为一个硬连线控制器。 4．根据指令系统，编写检测硬连线控制器正确性的测试程序，并用测试程序对硬布线控制器在单拍方式下进行调试，直到成功。 5．在调试成功的基础上，整理出设计文件，包括： ⑴硬连线控制器逻辑模块图 ⑵硬连线控制器指令周期流程图 ⑶硬连线控制器的 VHDL 源程序 ⑷测试程序 ⑸设计说明书 ⑹调试总结 四、设计提示1．硬连线控制器的基本原理 硬连线控制器的基本原理，每个微操作控制信号 S 是一系列输入量的逻辑函数，即用组合逻辑来实现， S = f(Im，Mi，Tk，Bj) 其中 Im 是机器指令操作码译码器的输出信号，Mi 是节拍电位信号，Tk 是节拍脉冲信号，Bj 是状态条件信号。 在 TEC-8 实验系统中，节拍脉冲信号 Tk(T1～T3)已经直接输送给数据通路。因为机器指令系统比较简单，省去操作码译码器，4 位指令操作码 IR4～IR7 直接成为 Im 的一部分； 由于 TEC-8 实验系统有控制台操作，控制台操作可以看作一些特殊的功能复杂的指令，因此 SWC、SWB、SWA 可以看作是 Im 的另一部分。Mi 是时序发生器产生的节拍信号 W1～W3；Bj 包括 ALU 产生的进位信号 C、结果为 0 信号 Z 等等。 2．机器指令周期流程图设计设计微程序控制器使用流程图。设计硬连线控制器同样使用流程图。微程序控制器的控制信号以微指令周期为时间单位，硬连线控制器以节拍电位(CPU 周期)为时间单位，两者在本质上是一样的，1 个节拍电位时间和 1 条微指令时间都是从节拍脉冲 T1 的上升沿到 T3 的下降沿的一段时间。在微程序控制器流程图中，一个执行框代表一条微指令，在硬连线控制器流程图中，一个执行框代表一个节拍电位时间。 3． 执行一条机器指令的节拍电位数在 TEC-8 实验系统中，采用了可变节拍电位数来执行一条机器指令。大部分指令的执行只需 2 个节拍电位 W1、W2，少数指令需要 3 个节拍电位 W1、W2、W3。为了满足这种要求， 在执行一条指令时除了产生完成指令功能所需的微操作控制信号外，对需要 3 个电位节拍的指令，还要求它在 W2 时产生一个信号 LONG。信号 LONG 送往时序信号发生器，时序信号发生器接到信号 LONG 后产生节拍电位 W3。 对于一些控制台操作，需要 4 个节拍电位才能完成规定的功能。为了满足这种情况， 可以将控制台操作化成两条机器指令的节拍。为了区分写寄存器操作的 2 个不同阶段，可以用某些特殊的寄存器标志标。例如建立一个 FLAG 标志，当 FLAG=0 时，表示该控制台操作的第 1 个 W1、W2；当 FLAG=1 时，表示该控制台操作的第 2 个 W1、W2。 为了适应更为广泛的情况，TEC-8 的时序信号发生器允许只产生一个节拍电位 W1。当 1 条指令或者一个控制台在 W1 时，只要产生信号 SHORT，该信号送往时序信号发生器，则时序信号发生器在 W1 后不产生节拍电位 W2，下一个节拍仍是 W1。 信号 LONG 和 SHORT 只对紧跟其后的第一个节拍电位的产生起作用。 在硬连线控制器中，控制台操作的流程图与机器指令流程图类似，图 3.1 画出了硬连线控制器的机器周期参考流程图。
4． 组合逻辑译码表设计出硬连线流程图后，就可以设计译码电路。传统的做法是先根据流程图列出译码表， 作为逻辑设计的根据。译码表的内容包括横向设计和纵向设计，流程图中横向为一拍(W1、 W2、W3)，纵向为一条指令。而译码逻辑是针对每一个控制信号的，因此在译码表中，横向变成了一个信号。表 3.2 是译码表的一般格式，每行中的内容表示某个控制信号在各指令中的有效条件，主要是节拍电位和节拍脉冲指令操作码的译码器输出、执行结果标志信号等。根据译码表，很容易写出逻辑表达式。 表 3.2 组合逻辑译码表的一般格式
与传统方法稍有不同的是，使用 VHDL 语言设计时，可根据流程图直接写出相应的语言描述。以表 3.2 中的 ADD、SUB、AND 为例，可描述如下： process (IR,W1,W2,W3) --这里的 IR 实际上是指令操作码,即 IR4～IR7 beginLIR <= '0'; M <= '0'; S3 <= '0'; S2 <= '0'; S1 <= '0'; case IR is when "0001" => LIR <= W1; S3 <= W2; when "0010" => LIR <= W1; S2 <= W2; S1 <= W2; when "0011" => LIR <= W1; M <= W2; S3 <= W2; S1 <= W2; …… 很明显，这种方法省略了译码表，且不容易出错。 5．EPM7128 器件的引脚TEC-8 实验系统中的硬连线控制器是用 1 片 EPM7128 器件构成的。为了使学生将主要精力集中在硬连线控制器的设计和调试上，硬连线控制器和数据通路之间不采用接插线方式连接，在印制电路板上已经用印制导线进行了连接。这就要求硬连线控制器所需的信号的输出、输入信号的引脚号必须符合表 3.3 中的规定。 表 3.3 作为硬连线控制器时的 EPM7128 引脚规定
二、读存储器模式：
三、写寄存器模式：
四、读寄存器模式：
3.1.2 实验报告记录
4 个课程设计实验是大型的综合性研究课题。采用大容量的 ISP(在系统可编程)器件或， 集中安排在小学期 2 周内独立完成。经验证明，课程综合设计是理论与实践相统一、培养学生研究途径的有效途径。学生根据自己情况选择其中 1~2 个课题，其中使用硬连线控制器的 CPU 设计必做。 3.1 模型机硬连线控制器设计 3.1.1 模型机硬连线控制器设计部分一、教学目的 ⑴ 融会贯通计算机组成与体系结构课程各章教学内容，通过知识的综合运用，加深对 CPU 各 模块工作原理及相互联系的认识。 ⑵ 掌握硬连线控制器的设计方法。 ⑶ 学习运用当代的 EDA 设计工具，掌握用 EDA 设计大规模复杂逻辑电路的方法。
三、设计与调试任务1．设计一个硬连线控制器，和 TEC-8 模型计算机的数据通路结合在一起，构成一个完整的CPU，该 CPU 要求： ⑴ 能够完成控制台操作：启动程序运行、读存储器、写存储器、读寄存器和写寄存器。 ⑵ 能够执行表 3.1 中的指令，完成规定的指令功能。 表 3.1 新设计 CPU 的指令系统
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图 3.1 硬连线控制器参考流程图
⑷ 培养科学研究能力，取得设计和调试的实践经验。二、实验设备
